不知道是不是采用的设计方法不对，我在做FPGA片内逻辑的时候，都是脑子里有一个大的结构图，然后从某个环节底层模块开始写，逐步增加新模块设计。在这样的流程下，随着工程的推进，顶层文件不断变为更大的模块，以前的顶层则变为其中的一个组件的实现。 这样一来，每个层次设计完，仿真就是一个问题。功能仿真当然不成问题，都是自己写的逻辑嘛。但是布线后仿真的价值就几乎没有。因为只要工程没有完成，就会不断有新的模块加入，结果就是重新布线。所以每次设计有大的变更，则必然影响之前已经得出的 Implement。 我这几天相关看了很多资料，有很多关于增量设计和分区实现的“设计保存技术”。看了之后觉得太好了，简直就是我最需要的。 然后昨天我使用了一下ISE 9.1的分区技术。结果发现，当我在无关部分（我认为无关）增加模块时，被保存的分区还是自动变为了“过期”状态。也就是说，ISE认为我对上层模块的改动“影响”到了被保存的分区，以至于分区过期，需要重新布局布线。 我想问的问题，不仅仅是分区的使用问题。毕竟分区是ISE 9.1才加入的功能。我想问的是，我的设计流程是不是有问题，大家是怎么处理这种问题的，或者是建议。 我现在工程推进到一半，已经不敢继续往下做了，因为东西越做越大，每次修改后做布线仿真都出不一样的结果。特别是一些xilinx给的IP核，又不能给他们内部加约束，也看不到他们内部逻辑。它们布线后，时对时错，让人对他们非常没有信心。望赐教
[此贴子已经被作者于2008-5-30 10:06:42编辑过] | 
