[求助]高手请进，一个Verilog小程序有错 Verilog, 高手, 程序, 求助

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对该语言不熟悉，请高手指点

程序如下：

always @(posedge clk)
if(rd)
begin
memory[addr+40]=memory[addr]+memory[addr+20];
end

谢谢啊