首页 | 新闻 | 新品 | 文库 | 方案 | 视频 | 下载 | 商城 | 开发板 | 数据中心 | 座谈新版 | 培训 | 工具 | 博客 | 论坛 | 百科 | GEC | 活动 | 主题月 | 电子展
返回列表 回复 发帖

[求助]高手请进,一个Verilog小程序有错

把rd也放到always中试试。。。。。。

always @(posedge clk or rd)
if(rd)
begin
memory[addr+40]=memory[addr]+memory[addr+20];
end

返回列表