求教：时序约束！

请教，quartus中对全局时序约束的时候Tsu和Th，还有Tco一般取多大的值？不知道如何设定

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caopengly发表于 2008-9-17 22:22 | 只看该作者

这个属于高级设置，tsu为建立时间，th为保持时间，tco为输出时间，这个时间都是和楼主设计的同步电路时间和fpga相关的，一般的设计不用设置，如果楼主的要求比较高，可以设clkmax就可以了，具体射这三个时间也没有必要。

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ahker534发表于 2008-9-19 10:38 | 只看该作者

赞版主回答。

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caopengly发表于 2008-9-19 12:39 | 只看该作者

FPGA的速度一般都和fpga器件的速度有很大的关系，比如altera的T就是速度的意思，T8就是比较快的了，但是fpga毕竟不是asic，所以速度超过50M-80M都是比较难的了，特别是复杂的设计。

在同步设计中我们建议使用流水线设计的思路。

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wangdimvp发表于 2008-9-27 10:27 | 只看该作者

谢谢回答

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