ssram时钟问题 时钟, ssram

chunlei9924

向版主请教一下，在sopc组件中，ssram组件的时钟与ssram硬件芯处使用的时钟有什么要求，

比如，ssram组件用的是80M,那么分配给硬件芯片的时钟应该多大，外部时钟选择的大小对读写时序有什么影响？

chunlei9924

还有,时间偏移是根据什么来设的?

静候高手指点!

caopengly

楼主说的是sdram吗，ssram是不需要clk的哦，

Nios II 和SDRAM时钟相位计算:http://bbs.eccn.com/ecbbs/dispbbs.asp?boardID=9&ID=36114&page=1

generic(SSRAM_HADR:integer:=14);
port(phy_clk,wclk,rst:in std_logic;
sram_adr:buffer std_logic_vector(SSRAM_HADR downto 0);
sram_din:in std_logic_vector(31 downto 0);
sram_dout:buffer std_logic_vector(31 downto 0);
sram_re,sram_we：ut std_logic;
--SSRAM接口
madr:in std_logic_vector(SSRAM_HADR downto 0);
mdout ：ut std_logic_vector(31 downto 0);
mdin:in std_logic_vector(31 downto 0);
mwe:in std_logic;
mreq:in std_logic;
mack:buffer std_logic;
--内部DMA操作接口
wadr:in std_logic_vector(SSRAM_HADR downto 0);
wdout：ut std_logic_vector(31 downto 0);
wdin:in std_logic_vector(31 downto 0);
wwe:in std_logic;
wreq:in std_logic;
wack:buffer std_logic --应用模块的wishbone接口
);
end entity;