奇怪的altera SFIFO问题 SFIFO, altera

zhenyujiel

我用ALTERA 的MEGAFUNCTION　作的32*32位SFIFO访问测试例子，采用legacy synchronous FIFO mode, FPGA是EP2C20，用signaltap内置逻辑分析仪来看SFIFO的各端口信号，发现在读写信号信写数据正常的情况下，无论怎么写，SFIFO的empty信号均为空，full不置位，且usedw信号不变（为0），逻辑锁定功能我也尝试了，好像也不行,请高手们多指教!