请教个Verilog问题 Verilog, 请教

encaon

本人一个菜鸟，请教个问题：

我看很多人写信号取反的代码都是用“assign vsync_in = ~vsync_inn & 1'b1;”，
这样有何优点？为何不用“assign vsync_in = ~vsync_inn ; ”就好？