我用XILINX的ISE产生了一个ROM，但是我只生成了一个单口ROM，也就是只是用了核的CLKA引脚和ENA引脚，而没有用CLKB和ENB这两个引脚，但是在布局布线后的时序仿真时候，MODELSIM却出现了以下的错误提示：
Error: E:/Program Files/Xilinx ISE 9.2i/verilog/mti_se/simprims_ver/simprims_ver_source.v(36281): $setup( posedge ENB:5184 ps, posedge CLKB:5275 ps, 518 ps ); 我分明没有连接IP核的CLKB和ENB，为什么modelsim提示这两个引脚不满足建立时间的要求呢？请高手指点一下，这个问题困扰了我好久 | 
