首页 | 新闻 | 新品 | 文库 | 方案 | 视频 | 下载 | 商城 | 开发板 | 数据中心 | 座谈新版 | 培训 | 工具 | 博客 | 论坛 | 百科 | GEC | 活动 | 主题月 | 电子展
返回列表 回复 发帖

这是一篇很好的文章,学verilog的可以好好看看

本帖最后由 偏偏倒倒 于 2009-9-16 22:53 编辑

楼主的帖子说到了一些,对于新人来说,的确不少人的代码风格很差(主要原因应该是目前市面上的中文教材里面的代码风格大多就很差),对于代码的维护、可移植性非常不好。
另外,“时序是设计出来的”这句话的确在华为的逻辑、ASIC部门经常强调,不过这和楼主说的流程还是两回事,呵呵。“时序是设计出来的意思是”,你应该在设计之前从算法、逻辑关系上就保证你的逻辑能具有相应的时序容限,而不是靠后期死扣面积、位置约束来达到。
另外说一下,仿真的确很重要,也的确占了整个设计工程的相当一部分时间,但是,也不能据此本末倒置。设计才是根本(注意设计不等于编码,编码只是向工具软件表达你设计的手段,是设计的一个环节)。楼主很喜欢用华为举例,那我也就说一下,在华为一个大规模的逻辑项目里面,仿真人员的配置比例只相当于设计人员的10%,并且其工资待遇低于设计人员,这个数据应该比较说明问题了吧,呵呵。
返回列表