我是verilog的初学者，最近在编写一些程序。 在用到parameter时有错，但不知是怎么回事，急！！ 请高手指点： parameter IDLE=3'b000,A=3'b001,B=3'b010, WORD_WIDTH=8,HEAD=8'B1010_0101； reg[3*WORD_WIDTH-1:0]counter； 为什么通过testbesh仿真加到wave中counter为counter【5：0】？ 是怎么回事呀？我的用法对吗？ 如果只定义一个参数如： parameter WORD_WIDTH=8； reg[3*WORD_WIDTH-1:0]counter； 仿真后就是正确的！！ 到底怎么回事？？
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