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kitedancing发表于 2009-2-20 10:21 | 只看该作者

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求助：时钟的晶振为50MHZ，将时钟的信号分频成50ms，一到达这个时间延时20ns，输出下降沿，用verilog如何实现
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kennan发表于 2009-2-21 13:23 | 只看该作者

哦？你这不就是延迟一个时钟周期吗？50MHz的一个周期，
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