meizi10199

我是菜鸟，刚开始是学的是VHDL，现在在看VERILOG，正好也在学FIFO，以我的看法，你红色代码的指令只是让指针回到0地址并没有动作，所有不会有覆盖一说吧，只有读出后地址内容才会为空啊。内容满后会发出OVERFLOW信号阻止再写。仅供参考