简单问题 简单问题

GLJLQ

进行fPGA设计的创建新工程时，顶层文件的选取有什么必须的要求？

我在新建工程时顶层文件我选取的是Verilog，但是在实际设计的时候我用原理图作为了顶层文件！这样行？会不会导致什么看不到现象的错误？

还是在新建工程时用什么文件在我今后设计的过程中也必须用什么文件做顶层文件？

flanix

那不行的。不过在设计过程中可一更改的。