[求助]用VHDL编写寄存器 VHDL, 寄存器, 编写, 求助

ahtctomato

我需要用VHDL在ISE中建立一个IP核——双口的寄存器，宽度16bit,深度就3，有输入输出两个时钟。实现16bit并行输入，串行输出

我自己编了个，感觉逻辑很混乱，也不知道从那改

希望能有熟悉VHDL的人，帮我写一个程序

谢谢各位了

shuizhuzi

有模版的，不过我还是帮你下哈

LIBRARY ieee;
USE ieee.std_logic_1164.all;
LIBRARY lpm;
USE lpm.lpm_components.all;

ENTITY register24bit IS
PORT(D :IN STD_LOGIC_VECTOR(23 DOWNTO 0);
Clk,Clrn,Enable :IN STD_LOGIC;
Q :OUT STD_LOGIC_VECTOR(23 DOWNTO 0)
);
END register24bit;
ARCHITECTURE a OF register24bit IS
BEGIN
r: lpm_ff
GENERIC MAP(LPM_WIDTH => 24)
PORT MAP (DATA => D, ENABLE=>Enable, CLOCK =>Clk, ACLR =>Clrn, Q => Q);
END a;

这是24位的。

您说的应该是个RAM而不是一般的位寄存器。

进入quartus2的模板里找找

ahtctomato

谢谢 你啦