新手关于VERILOG的几个问题

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meizi10199发表于 2009-4-29 18:35 | 只看该作者

新手关于VERILOG的几个问题

VERILOG, 新手

新手上路,想问各位大虾几个弱弱问题：在QUATUS中，VERILOG代码里的算术操作符（+，-，*，/）是可以综合的吗？它们综合出来的电路和单独设计的加，减，乘，除算法器在速度和面积上哪个更优？我们在设计项目时相关的算法器是都要我们自己独立设计吗？还是项目的主要任务就是调用已综合的模块组合成自己想要的电路？

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