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3.4 I/O空间
可寻址64K字，I/O空间映射如下。
0000h-FEFFh： 外部I/O空间
FF00h-FF0Eh： 保留
FF0Fh： FLASH控制方式寄存器
FF10h-FFFEh： 保留
FFFFh： 等待状态发生寄存器
对I/O访问和对存储器访问可用IS*信号作为标志。
用IN 或 OUT指令，此时，IS*有效，作外部I/O片选。
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访问外部I/O, 与外部数据、程序存储器复用相同的
地址和数据总线。
数据总线宽度16位，若用8位外设，可使用高8位数据
线，也可使用低8位数据线。
访问片内I/O时，信号IS* *
和STRB 变成无效。
IN DAT7,0AFEEh；从端口AFEEh读数据到DAT7寄存器
OUT DAT7,0CFEFh；DAT7寄存器的内容输出到CEEFh
；端口寄存器
IN DAT7,0FFFFh ；将数据从等待状态发生器读入
OUT DAT7,0FFFFh ；将数据输出到等待状态发生器
3.5 外部存储器接口选通
程序空间 64K PS*有效
数据空间 64K DS*有效
*有效
I/O空间 64K IS
外部存储器接口信号：
A0-A15：地址线；
D0-D15：数据线；
DS*：数据空间选通；
S*：程序空间选通；
IS* ：I/O空间选通；
STB*： 外部空间选通；
*
R/W ：读写选通，指明与外围器件信号的传送方向;
W/R*/IOPC0：读选通；
WE* ：写选通；
MP/MC*：微处理器/微控制器选择
VIS_OE*：可视输出可能；可视输出的方式下，外部
数据总线为输出时，该引脚有效，可用作
外部编码逻辑，以防止数据总线冲突。
ENA_144：1－使能外部接口信号；0－无外部存储
器。
3.6 等待状态发生器
如果采用慢速的RAM、外设芯片，须考虑与C240X芯片
的速度匹配问题，需使用READY信号、片外延迟电路
或内部等待状态产生器来添加等待状态。
3.6.1 用READY信号产生等待状态
外设通过使READY信号变为高电平，表示已准备好。若
外设未准备好，则需保持READY为低。
READY为低，LF240X等待一个CLKOUT周期。
再次检查READY，若READY信号没有被使用，LF240X将
在外部访问时把READY拉高。
READY脚可用来产生任意数目的等待状态。
3.6.2 用等待状态发生器产生等待状态
为控制等待状态发生器，必须写映射IO空间的FFFFh 等待状态控制寄存器。
格式如下：
位15～11：保留
位10～9： BVIS，总线可见模式，提供了跟踪内部总
线活动的方式。
00－总线可见模式关（降低功耗和噪声）
01－总线可见模式开；
10－数据到地址总线输出到外部地址总线；
数据到数据总线输出到外部数据总线；
11－程序到地址总线输出到外部地址总线；
数据到数据总线输出到外部数据总线。
位8～6：决定了等待状态（0～7）的数目。用于读片外
I/O空间。复位为111，为片外I/O空间的读写
设定7个等待状态。
位5～3：决定了等待状态（0～7）的数目。用于读片外
数据空间。复位为111，为片外数据空间的读
写设定7个等待状态。
位2～0：决定程序空间等待状态（0～7）的数目。复位
为111，设定程序空间7个等待状态。
3.7 外部存储器接口
程序存储器64K寻址空间。
当访问片内程序存储器时，PS* *
和STRB 为无效。
仅当访问片外程序存储器时，PS* * 、STRB 和数据总线 与地址总线才有效。
可选用EPROM、EEPROM、Falsh作为片外程序存储器。
选用这些芯片时，注意它们的运行速度问题。
与外部数据存储器的接口电路。
2407外扩16K数据存储器。
关键是控制线的连接。
DSP2407 数据存储器
DS* CS*
W/R* OE*
WE* WE* *
如外扩16K程序存储器，只需将WE 信号去掉即可。
WE* WE*
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第4章 时钟和低功耗模式
片内集成有PLL(锁相环)电路。
外接的基准晶体+PLL(锁相环)电路共同组成系统时钟
电路。
有关引脚：
XTAL1/CLKIN：外接的基准晶体到片内振荡器输入引脚；
如使用外部振荡器，外部振荡器的输出必须接该脚。
XTAL2：片内PLL振荡器输出引脚；
CLKOUT/IOPE0：该脚可作为时钟输出或通用IO脚；可
用来输出CPU时钟或看门狗定时器时钟；由系统控制
状态寄存器（SCSR1)中的位14决定。
当不作时钟输出时，就可作通用I/O。
复位时，本脚配置为CLKOUT。
4.1 锁相环（PLL）
PLL支持从0.5～4倍输入时钟频率的乘法因子。
PLL还可控制低功耗操作。
PLL的倍率由系统控制状态寄存器（SCSR1)的位11～9来决定。如下表所示。 复位时，倍率默认为0.5 。
表 PLL倍率选择
CLKPS2 CLKPS1 CLKPS0 倍频系数
0 0 0 4
0 0 1 2
0 1 0 1.33
0 1 1 1
1 0 0 0.8
1 0 1 0.66
1 1 0 0.57
1 1 1 0.5
[此贴子已经被作者于2009-6-26 16:52:37编辑过]
1.锁相环的时钟模块电路
时钟模块电路如图所示。
XTAL1
Cb1
CLKOUT
PLL
XTAL2
Cb2
F
XTAL IN
OSC
PLLF1
R1 PLL倍率
C2 选择
C1
PLLF2
