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关于SDRAM的问题

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795996 
性别
男 
1#
zhangyang370281发表于 2009-7-22 13:13 | 显示全部帖子
恩，我也碰到过你这样的问题，是sdram的时序时序问题，因为在给sdram和sdram controler提供时钟时，由于布局布线和延时等原因造成这两个时钟的不同步，解决方法就是在pll中给sdram_CLK的时钟加一个负的相位，我一般都假-63deg就可以解决VErifyFailed.
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