求助：用Verilog hdl 编写延迟的时钟程序！ hdl, 时钟, Verilog, 程序, 延迟

kangkai

我要用一个标准的始终输入信号产生两个始终输出信号！
  一个输出与输入完全相同。
  另一个要求延迟输入时钟周期的3/4。
请问该如何编写？