[求助]关于CPLD的高精度计时器 计时器, CPLD, 高精度, 求助

demonicsoul

毕业设计题目

基于VHDL的CPLD实现高精度计时器

本人新手   给点建议

fenglouto

想求什么呢？毕设还是自己多想想吧，出了校门就没这么好的学习机会了。

ahliang

很简单的问题,自己弄吧,有不懂的找我

demonicsoul

我 从来没接触过 VHDL 还有CPLD
现在 没什么 头绪 大家给个 建议 给我个大的框架 就行了

我现在十分的迷茫

stone133

你的问题让人比较迷茫

blueseahaichao

I guess what you need is:

• Create a project that utilizes multiple VHDL files.
• Route signals in and out of the device to facilitate I/O.
• Design and implement counters.
• Understand clocks and 7-segment display circuits.

The counter must:
• Have a pause, reset and increasing count state.
• Count from second to hours.
• Display its count using the 7-segment display.