块ram为什么总是延时输出呢？ ram, 延时, 输出

monchy

块ram做的存储器，前仿时读数据正常，后仿时发现数据总是延时10ns左右输出，而且似乎延时与时钟频率无关，在180M左右时也是延时10ns左右，接近两个时钟周期了，读数却没有错因为存得数据是0101...交替的所以很容易看出。我的输出没有加缓存呀，难道是块ram读数据的固有延时吗？  大家请指教～～

这里的版主真的很热情，谢谢你们的无私工作～～

monchy

另外，用分布式ram做的时候也有延时很长时间输出的情况，我用的是ise7.1,师兄说6.x没有这种情况，郁闷ing~~

monchy

版主的意思是驱动时间不够吗?我在50M时钟下读的，读地址都在时钟下降沿变化，10ns的驱动时间应该够了吧，而且驱动不够的话读数不应该都正确呀～～

monchy

对，而且我在6.1上试了一下，同样有延时

monchy

1024*1bit的ram

monchy

好的，可是没有逻辑分析仪那种高级货啊，嘿嘿，谢谢版主的耐心解答～～

这是别人给我的回答，不知道对不对：

你看到的这个延时应该是RAM到PAD的延时（就是输出到片外的延时），而不是内部时延，如果这个RAM的输出是供FPGA内部使用的话，你可以不管这个时延，因为RAM到内部的flip flops的时延一般都远小于这个时延。（另外ISE或是Modelsiim里好像有个设置，就是关掉这个到PAD的时延，这个我不太清楚，只是有这么一点模糊的印象，楼主自己再查查吧。估计你师兄没出现这个问题就是因为这个选项的设置。）

他指的这个设置是哪一项啊？请版主帮忙看看～～

kindjiang

块ram会有1个节拍,2个节拍或者以上(根据用户的设置)的延时.但都是与时钟同步的延时,应该不会出现楼主描述的异步延时.

一个小的技巧是,如果把bram的延时设置为2或者以上,那么bram可以跑到450MHz以上(V4系列).

CECO

bram硬件元件的延迟好象在2ns时间内，从文件中可以读出来的。
感觉上你的设计出现的延迟是地址逻辑上的处理。或许是软件工具的布线，或许是地址输出的“时钟+逻辑”没有处理好。
不一定是你的问题，但是，上述处理不当会出现你的现象。
ceco

lianzishu

谢谢