[求助]请问:CPLD中的全局时钟专用引脚怎么用?

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pantous发表于 2006-4-4 13:53 | 只看该作者

请问:CPLD中的全局时钟专用引脚怎么用?

在CPLD\FPGA中一般都具有专用输入引脚:全局时钟,全局清除,输出使能等.

在设计当中,可以通过自己定义的I/O口来输入外部时钟信号CLK,从而为内部设计的时序电路提供时钟.

请问:CPLD中的全局时钟有什么用啊?怎么用?

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stone133发表于 2006-4-4 21:34 | 只看该作者

1。当你的时钟或者某个信号的扇出非常大的时候，就需要用到全局时钟资源；
2。全局时钟资源不论驱动能力还是抖动等性能方面都具有一般资源不可比的优势；
3。全局资源在硬件上是固定的，如果你要用必须遵守他的规则；
4。硬件上遵守，软件上约束，就可以在你的设计中加入全局资源了；

美梦成真-->噩梦降临！

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pantous发表于 2006-4-7 11:38 | 只看该作者

知道了谢谢版主!

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stone2006发表于 2007-5-13 17:55 | 只看该作者

zenmekanbdao

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