[求助]请问：VHDL的after xxns能仿真吗？？
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就是说－－－一定要外加一个脉冲来计数啊？
如果来一个电平或者上升延，将它不断取反，可以得到一段脉冲么？
[此贴子已经被作者于2006-5-16 9:56:08编辑过] |
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┊寻觅在电子中, , , 寻求适合自己的一席┊┊┊┊
┊也许生活本忙碌, 想享受安逸只能是心态了吧┊
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延时不复杂,你发的那个贴子说得很清楚了
"能用软件来产生一段脉冲么？"
软件和硬件没有时间概念,这个基准必须由设计者给他,这个东西就是时钟 |
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那么我想问
cpld的程序，从一条顺序到下一条执行，不是有个指令执行的时间么？
这么说的话，， 它本身应该有个时钟了吧？ |
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| 没有，这种程序叫硬件语言，它不是顺序执行的，是并发执行的 |
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那么请教：
我应该用哪种最简单的方法来产生这个计数脉冲呢？ |
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据我所知没有其他方法；
在fpga/cpld的设计中，即使没有时钟，在你的pcb板上预留晶振的位置，会给你以后的升级再开发留有很大余地，而且相应的工作量和成本很低。 |
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原本我想可以简单就简单一点
可以的话连晶振也省省
看来～～～省了不行
要产生脉冲非它不可了 |
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