关于7倍频的锁相问题 设计

monchy

clk7_FS clk7_gen(.CLKIN_IN(clk2), .CLKDV_OUT(clk), .CLKFX_OUT(clk7), .CLKIN_IBUFG_OUT(), .CLK0_OUT(), .LOCKED_OUT(locked));

我是像上面那样用的，clk2是输入时钟40M,clk是片中使用的时钟20M（因为怕不满足spartan3中DLL的输入要求[>18M?我没有查到确切的值]所以输入用了40M，二分频后使用）clk7为140M，是clk的7倍频，由DFS产生，设计要求clk与clk7上升沿对齐（7个clk7对齐一次），反馈我选的是internal，那么这样做可以做到clk与clk7的相位对齐吗？谢谢大家～～～～

euky717

可以

monchy

后仿默认加上了PAD延迟，看不出来效果亚，尤其是频率高的时候，明显对不齐，因为相当于输出片外的效果了吧，但我用的反馈是internal

我心善良

SPARTAN3 DCM要求输入时钟的最低频率是18M SPARTAN3E为5M .
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monchy

谢谢～～～～～