请问xilinx的fpga的时钟pin是不是就一定连着全局时钟管脚的呢？还有。。 pin, 时钟, fpga, xilinx, 全局

maomaozjing

请问xilinx的fpga的时钟pin是不是就一定连着全局时钟管脚的呢？
是不是我连在这样的pin上，就一定可以保证最小的skew?还需要我手动添加BUFGP吗？

假如我无法使用这样的pin，而用的是普通的IO口，但是fpga的全局时钟资源又是充足的，我应该通过什么样的约束来强制使用呢？BUFGP可以吗？

谢谢！

stone133

1.xilinx的fpga的时钟pin一定连着全局时钟管脚;
2.如果你使用原理图，就需要手动添加，如果用语言描述就可以不加（因为扇出大的原因会被自动综合成全局时钟资源）
3.普通的IO口不能通过添加BUFGP来作为全局时钟使用，因为BUFGP=IBUFG+BUFG,而IBUFG的输入端仅于芯片的专用全局时钟输入管脚有物理连接，与普通IO和其他内部CLB等没有物理连接

[此贴子已经被stone133于2006-5-29 19:24:48编辑过]

maomaozjing

那如果我只能使用普通io，又想用全局时钟资源的话，该怎么办呢？
如果扇出大的话，他会自动使用？

stone133

1。普通io也可以使用全局时钟资源，加一个BUFG就可以了，但是要注意普通IO进入到BUFG输出有一个大约10ns的固有延时；
2。大多数综合工具会把扇出最大的信号综合为全局信号，这个可以手动调整，不过一般来说扇出最大的信号就应该是你的时钟；

maomaozjing

谢谢！
加一个BUFG就可以了吗？
不需要加上IBUF？还是说ibuf已经在普通的pad里面就存在了呢？

另外，关于这个10ns的延时我们在设计的时候应该采取什么方式回避呢？还是怎么对待啊？会有什么影响的吗？

stone133

1。加一个BUFG就可以了，IBUFG你是加不上的，他在物理连接上与普通io没有连接；
2。10ns的延时无法回避，是固有的，但是BUFG的输出到片内所有单元的延时可以忽略不计（0ns）；

maomaozjing

谢谢！
10ns的延时对我们的设计会有影响吗？我想应该不会吧

IBUFG我现在明白了，是加不上的 但是我实际试了一下。居然PR没有报错
我又加了IBUF，也没有报错
不知道是怎么回事。IBUF应该是在PAD里面就有的吧？

stone133

1。10ns有没有影响具体要看你设计工作频率来判断有没有影响和采取什么样的措施；
2。IBUFG加上以后是综合阶段没有报错？还是布局布线都没有报错？
3。ibuf根据你的需要加吧，没什么特殊要求

maomaozjing

PR后一直都没有报错 只是有个警告说建议我使用全局时钟的管脚

那个IBUF是在PAD里面就有的吗？换句话说就是自动会给我加的咯？

stone133

1。“PR后一直都没有报错 只是有个警告说建议我使用全局时钟的管脚”，这个问题有点搞不清楚，希望清楚的高手指点一下！
2。lz用的是原理图吧？不同的器件管脚上可能有一些不同（是不是能自动添加我也不太清楚），对于IBUF，你添加一个到你的原理图里就可以了

maomaozjing

谢谢
我用的不是原理图，是直接写原语的