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FPGA/CPLD可编程逻辑
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仿真问题!
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stone133
发表于 2006-7-12 08:39
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我用的是modelsim SE plus 5.8b,你的版本比我的高,应该没有问题啊,我的在view菜单下面直接就有各种窗口的条目;
“我试了一下object窗口,然后点击ADD菜单,选择sigals in design ,出现了非常多的信号在我的wave窗口左边的信号栏,我再点击那个蓝色的向上箭头,还是只有顶层模块的输入输出端口信号有波形,其余全没有!”在点击那个蓝色的向上箭头后,是不是出来一个有很多复选框的对话框?如果有,把所有复选框都选中;
美梦成真-->噩梦降临!
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xishuai
发表于 2006-7-12 08:57
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没有复选框啊!
对了,你的Synplify是哪个版本,为什么我的就不能综合呢?!难道又是版本过高,应该向下兼容的阿!
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xishuai
发表于 2006-7-12 09:51
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我知道了,我的struct窗口其实应该是那个workspace窗口,我在其中拖动想要的信号到wave窗口中,然后点击向上箭头,就是那个提示为restart按钮(不是那个蓝色向上),然后再点击run。这样就能看到中间信号了!我想这可能就是升级的改变之一吧:把struct直接放到主界面左边。
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xishuai
发表于 2006-7-14 15:41
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现在四个ROM仿真都有结果了,呵呵!终于迈进了一大步了,又是一个弱智错误造成的,我在顶层模块端口连接的时候(也就是MUX的输入端口)把三角波和方波接反了,所以这两路始终为零,而另两路正常,这个错误在综合的时候并没有抱错,看来综合还不够强!
再有就是我的那两个输入引脚约束问题,其实只要在输入端口加上IBUF就没事了!呵呵,现在顺利通过布线后仿真。
唯一的问题就是还是不能通过行为仿真,始终为零!
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