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FPGA应用中优化信号完整性?

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guihua发表于 2006-7-28 09:55 | 只看该作者

FPGA应用中优化信号完整性?

FPGA, 信号, 应用
CPLD一般可以承受多大的上下过冲？如何处理CPLD  I/O引脚信号上下过冲过大的问题？如何调节CPLD的管教驱动能力？对CPLD局部的宏单元资源紧张的问题，一般有那些处理方式？这些处理对信号完整性是否有影响？
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stone133发表于 2006-7-29 16:33 | 只看该作者
过冲一般是阻抗不匹配造成的（有可能是传输线过长造成的），需要增加匹配电阻（33~100欧姆）；
cpld的管脚驱动能力是有最大值的，你只能在这个范围内调整；
CPLD局部的宏单元资源紧张的问题，一般可以对你的算法进行优化，尽量的复用（会使工作频率增高），如果不是优化所能解决的，就只能更换更大的芯片了；
你的过冲肯定对信号完整性有很大影响，但是算法的优化就没有这个影响了；
美梦成真-->噩梦降临！
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ahliang发表于 2006-11-23 10:03 | 只看该作者

学习了
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encaon发表于 2006-11-24 13:51 | 只看该作者
版主的解释很精彩！顶一个！
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Brighton发表于 2006-12-23 23:28 | 只看该作者

逻辑输出信号过冲过大可以通过修改输出信号的驱动强度调整,一是可以将驱动电流的强度改小可以减小过冲,调整输出信号的摆率也可以减小过冲
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Brighton发表于 2006-12-23 23:30 | 只看该作者

CPLD一般可以承受多大的上下过冲？

//因器件不同而有所不同.要根据各器件手册或咨询FAE.
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