FPGA设计高速接口在芯片的管脚配置是和外围PCB线路上应注意哪些问题？谢谢！！&
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- UID
- 145522
- 性别
- 男
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FPGA设计高速接口在芯片的管脚配置是和外围PCB线路上应注意哪些问题？谢谢！！&
| FPGA设计高速接口在芯片的管脚配置是和外围PCB线路上应注意哪些问题？谢谢！！ |
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- 132434
- 性别
- 男
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着重看配置时钟信号cclk或jtag时钟信号TCK是否存在干扰或过冲。如果有干扰，判断干扰源，并增加滤波措施。如果有过冲，说明该信号线阻抗不匹配（因传输线过长造成），需增加匹配电阻。一般情况下，cclk的引线长度不要超过3~4英寸，可通过增加源端匹配（串联33~100欧姆电阻）来改变时钟信号的质量。
如果器件的旁路电容设计不合理或数据线上有地线及弹（ ground bounce）信号，也会造成配置失败； |
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