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为什么iMPACT 检测到的器件不对

为什么iMPACT 检测到的器件不对

各位高手小弟最近做了块DSP+FPGA板,FPGA的型号是XC2S300E,PROM是XC18V02。下载时电缆检测到的是XC18V02->xcv300,和板子上的型号不对啊,而且能下载但是下下去了没有反映。检查JTAG口的上拉都正常,虽然DONG信号接上拉了,但是不管/PROGRAMME 是否高或低,DONE信号始终为低电平,更不解的是/PROGRAMME 高电平进入配置,低电平反而不能电缆连接。后来把PROM 拆了,用边界扫描方式下程序,设置DRIVE DONE HIGH 选项,结果下载成功运行正常,但是器件型号显示的还是不对。 郁闷啊!请各位高手指点迷津,谢谢了。

新手上路
是啊郁闷,自动检测到的芯片型号不对,DONE信号总为低。而且PROGRAM为高电平的时候进入配置,我很郁闷快被领导逼疯了催得很紧,希望高手们指导一二,谢谢了。
新手上路
很简单啊,换根编程线,
型号检测不对 ,说明芯片肯定有问题 ,奇怪的是 ,你的设计是用的SPARTAN3E 的 ,还能成功的下载到xcv300, 运行,不可能呀 . 芯片可能是打磨的 . 在哪买的片子 ?
www.digital-lab.com.cn
Spartan2E在老的iMpact里是会被认成Virtex的
求助高手
我在使用使用ISE7.01i编写Verilog程序时遇到下面提示的WARNING,我始终无法找到出错的原因,我使用的FPGA的型号是XC2S50和XC18V01。错误可能是出现在顶层模块,但是我找不出来啊!急人啊!
`timescale 1ns / 1ns


module system_controller(reset_n,clk_100MHz,col,row,lcm_rs,lcm_rw,lcm_e,lcm_db,lcm_rst,lcm_psb);

input reset_n; //reset the whole system
input clk_100MHz; //input the clock
output[3:0] col; //column
input[3:0] row; //row
output lcm_rs; //select register 0:instrucion register 1:data register
output lcm_rw; //read/write control
output lcm_e; //read/write data start
inout[7:0] lcm_db; //data bus
output lcm_rst; //LCD reset
output lcm_psb; //select transmit mode 0:serial 1:paralle


wire[4:0] CODE;
wire PADDOWN;
wire[3:0] col;
wire[3:0] row;
wire S_Row;

wire lcm_rs;
wire lcm_rw;
wire lcm_e;
wire[7:0] lcm_db;
wire lcm_rst;
wire lcm_psb;
////////////////middle variable//////////////////////////////////////////
wire LOAD_RANGE;
wire LOAD_ANGLE;
wire START_SEND_DATA;
wire SHOW_RANGE;
wire SHOW_ANGLE;
wire SHOW_Y_N;
wire SHOW_SENDING_DATA;
/////////////////////////////////////////////////////////////////////////
reg[3:0] frequency_div_counter_1;//the counter of divided frequency
reg clk_5MHz;


/////////////// generate 5MHz////////////////////////////////////////////
always@(negedge reset_n or posedge clk_100MHz)
begin
if(reset_n==0)
begin
frequency_div_counter_1<=0;
clk_5MHz<=1'b1;
end
else
begin
if(frequency_div_counter_1==9)
begin
frequency_div_counter_1<=0;
clk_5MHz<=~clk_5MHz;
end
else
frequency_div_counter_1<=frequency_div_counter_1+1;
end
end


Hex_Keypad_Grayhill_072 U1(.Code(CODE),.Col(col),.Valid(PADDOWN),.Row(row),.S_Row(S_Row),.clock(clk_5MHz),.reset(reset_n));

Synchronizer U0(.S_Row(S_Row),.Row(row),.clock(clk_5MHz),.reset(reset_n));

calculator U2(.SHIFT_CLK(PADDOWN),.RESET(reset_n),.KEY(CODE),.CLK_100MHz(clk_100MHz),.OPT_CLK(clk_5MHz),.LOAD_RANGE(LOAD_RANGE),
.LOAD_ANGLE(LOAD_ANGLE),.START_SEND_DATA(START_SEND_DATA));

LCM_12864ZK_PHY U3(.LCM_RS(lcm_rs),.LCM_RW(lcm_rw),.LCM_E(lcm_e),.LCM_DB(lcm_db),.LCM_RST(lcm_rst),.LCM_PSB(lcm_psb),.reset_n(reset_n),
.clk_5MHz(clk_5MHz),.SHIFT_CLK(PADDOWN),.KEY(CODE),.SHOW_RANGE(SHOW_RANGE),.SHOW_ANGLE(SHOW_ANGLE),.SHOW_Y_N(SHOW_Y_N),.SHOW_SENDING_DATA(SHOW_SENDING_DATA));


center_controller U4(.CLK(clk_5MHz),.RESET(reset_n),.CODE(CODE),.VALID(PADDOWN),.LOAD_NEW_RANGE(LOAD_RANGE),.LOAD_NEW_ANGLE(SHOW_ANGEL),
.SHOW_RANGE(SHOW_RANGE),.SHOW_ANGLE(SHOW_ANGLE),.SHOW_Y_N(SHOW_Y_N),.SHOW_SENDING_DATA(SHOW_SENDING_DATA),.START_SEND_DATA(START_SEND_DATA));

endmodule





* Low Level Synthesis *
=========================================================================
WARNING:Xst:1291 - FF/Latch is unconnected in block .
WARNING:Xst:1291 - FF/Latch is unconnected in block .
WARNING:Xst:1291 - FF/Latch is unconnected in block .
WARNING:Xst:1291 - FF/Latch is unconnected in block .
WARNING:Xst:1291 - FF/Latch is unconnected in block .
WARNING:Xst:1291 - FF/Latch is unconnected in block .
WARNING:Xst:1291 - FF/Latch is unconnected in block .
WARNING:Xst:524 - All outputs of the instance of the block are unconnected in block .
This instance will be removed from the design along with all underlying logic

上述的信号是连接模块之间的 wire 型变量,非常的关键,结果综合的时候把它们都去掉了,所以下载到片子里无法正常工作。

我所编写的程序主要实现键盘显示功能
top_system.v //顶层模块
center_controller_se.v//主控制模块
display.v//显示模块
calculator.v//计算模块
hex16key.v//键盘扫描模块
我将所有的程序利用附件发给你们,能帮我看下错误出现在那里么,我是一个初学者,谢谢了!
http://bbs.chinaecnet.com/uploadImages/zhenghe2.rar
新手上路
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