写了一个程序，Verilog的,在模块的实例化中出现问题，程序代码如下： module song (clk_5M,clk_8,enter,din,res,out); input clk_5M,clk_8; input[39:0]din,res,enter; output[16:0]out; reg[16:0]out;
decode a1 (clk_5M,din,res,out); ram a2 (clk_8,enter,din,res,out); control a3(clk_8,clk_5M,din,res,out); --------9 endmodule
Q6报告错误是Error (10663): Verilog HDL Port Connection error at song.v(9): output or inout port "out" must be connected to a structural net expression 因为在Song只是个顶层文件，各个模块的端口定义的顺序是没有问题的，不知道最后的这个输出端口要连接在什么上，在control里的输出也就是TOP模块的输出，为什么还要连接一个结构描述呢，请各位高手指教
