Verilog的文件调用`include使用方法 include, always

pengpengpang

Verilog中可以使用预处理命令 `include "文件名" 来包含新文件。`include "文件名"的位置需要在 module声明之后。 这里举个例子，param.h存放了参数LENTH，顶层mult.v使用了它。 mult.v代码如下module mult ( input clk, input rst, input [LENTH-1:0] A, input [LENTH-1:0] B, output [LENTH-1:0] C );  `include "param.h"  reg [LENTH-1:0] c_reg;  always@(posedge clk or negedge rst) if(rst == 1'b0)begin     c_reg <= 32'b0; end else begin     c_reg <= A*B; end  assign C = c_reg;  endmodule param.h代码如下1 parameter LENTH = 32; 综合之后RTL图[[wysiwyg_imageupload:843:]]      来源：超群天晴的博客