基于verilog HDL的FPGA设计中可综合的问题 always, 设计者, 程序, 模型, 硬件

pengpengpang

如果程序只用于仿真，那么几乎所有的语法和编程语句都可以使用。但如果程序是用于硬件实现，那么我们就必须保证程序的可综合性，即所编写的程序能被综合器转化为相应的电路结构。不可综合的HDL语句在用综合工具综合时将被忽略或者报错。作为设计者，应该对可综合模型的结构有所了解。 虽然不同的综合工具对Verilog HDL语法结构的支持不尽相同，但Verilog HDL中某些典型的结构是很明确地被所有综合工具支持或不支持的。 （1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。 （2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。（仿真时可用）initial语句在电路上其实是没有效果的！在Verilog上对寄存器初始化赋值还是得靠复位键来实现 （3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。 因此，要编写出可综合的模型，应尽量采用所有综合工具都支持的结构来描述，这样才能保证设计的正确性和缩短设计周期。 建立可综合模型的原则要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点： （1）不使用initial。（2）不使用#10。（3）不使用循环次数不确定的循环语句，如forever、while等。（4）不使用用户自定义原语（UDP元件）。（5）尽量使用同步方式设计电路。（6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。（7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。（8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。（9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。（10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。（11）如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。（12）避免混合使用上升沿和下降沿触发的触发器。（13）同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件（或者不同的时钟沿）控制。（14）避免在case语句的分支项中使用x值或z值。 不能综合的语句： 1、initial 只能在test bench中使用，不能综合。（我用ISE9.1综合时，有的简单的initial也可以综合，不知道为什么）2、events event在同步test bench时更有用，不能综合。3、real 不支持real数据类型的综合。4、time 不支持time数据类型的综合。5、force 和release 不支持force和release的综合。6、assign 和deassign 不支持对reg 数据类型的assign或deassign进行综合，支持对wire数据类型的assign或deassign进行综合。      可用force 和release7、fork join 不可综合，可以使用非块语句达到同样的效果。8、primitives 支持门级原语的综合，不支持非门级原语的综合。9、table 不支持UDP 和table的综合。10、敏感列表里同时带有posedge和negedge 如：always @(posedge clk or negedge clk) begin...end 这个always块不可综合。？11、同一个reg变量被多个always块驱动12、延时 以#开头的延时不可综合成硬件电路延时，综合工具会忽略所有延时代码，但不会报错。 如：a=#10 b; 这里的#10是用于仿真时的延时，在综合的时候综合工具会忽略它。也就是说，在综合的时候上式等同于a=b;13、与X、Z的比较可能会有人喜欢在条件表达式中把数据和X(或Z)进行比较，殊不知这是不可综合的，综合工具同样会忽略。所以要确保信号只有两个状态：0或1。 阻塞与非阻塞建议在时序逻辑建模时使用非阻塞式赋值。因为对于阻塞式赋值来说，赋值语句的顺序对最后的综合结果有着直接的影响，设计者稍不留意就会使综合结果与设计本意大相径庭。而如果采用非阻塞式赋值，则可以不考虑赋值语句的排列顺序，只需将其连接关系描述清楚即可。如下面的模型：always @ （posedge clkA） //Label AwA… = DataOut； //读DataOut的值always @ （posedge clkA） //Label AwBDataOut <= …； //采用非阻塞式赋值如果将上述模型改为阻塞式赋值“DataOut = …”，按照程序中的书写顺序模拟这些always语句，在clkA上升沿处，always语句AwA读取了DataOut的当前值，然后always语句 AwB再向DataOut赋新值。如果颠倒了这两条always语句的顺序（或仿真器选择重新排定这两条always语句的执行顺序），那么先执行 always语句AwB，导致零时间内将新值赋给DataOut，随后always语句AwA读取的便是更新后的DataOut值。这看起来是由于 always语句都可以执行时，向DataOut的赋值是在零时间内发生并完成的。因此根据先执行哪一条always语句，AwA中读取的DataOut 值可能是其原值，也可能是其新值。 使用非阻塞赋值就可以消除这种仿真行为的依赖性，这时，读取DataOut发生在当前时刻，而在当前仿真周期结束时（即所有的变量读取都已完成）才将新值赋给DataOut。这样上述模型的行为不再受always语句执行顺序的影响。因此，在某条always语句内对变量赋值而在该always语句外读取变量，那么赋值语句应是非阻塞式赋值。 来源：http://blog.sina.com.cn/s/blog_6fe0d70d0100vkt1.html