xilinx EDK环境下DDR SDRAM设计——CLK_FB CLK, SDRAM, DDR, EDK, xilinx

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在EDK里面利用BSB设计向导配置了一个DDR控制器。发现生成的外部端口有一个fpga_0_DDR_CLK_FB的引脚。

我想请教的是，这个引脚是什么功能?在外部电气连接上我们该怎么处理?

另外我们看到的参考设计里面有fpga_0_DDR_CLK_FB和fpga_0_DDR_CLK_FB_OUT这么两个外部端口,并且把这两个端口在FPGA外部直接连接在了一起。有点时钟反馈的感觉。

请了解的高人指点下，谢了~~~

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期待高人出现啊

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多谢版主的热情回复！你的意思还是不太理解，是不是说看看它的net说明？希望用EDk做过DDR配置的朋友指点下，究竟怎么处理这个信号的。多谢了！~