 ３．１ 数字延时锁定环（ＤＬＬ）的结构原理
图３是一个ＤＬＬ的内部原理框图，它由各类时钟延时线和控制逻辑组成。延时线主要用于对时钟输入端ＣＬＫＩＮ产生一个延时。通过器件内部的时钟分布网络可将该输入时钟分配给所有的内部寄存器和时钟反馈端ＣＬＫＦＢ。控制逻辑则主要用于采样输入时钟和反馈时钟以调整延时线。这里所说的延时线由压控延时或衰减延时组件构成，ＳｐａｒｔａｎＩＩ系列芯片选用了后者。ＤＬＬ可在输入时钟和反馈时钟之间不停地插入延时，直到两个时钟的上升沿同步为止。当两时钟同步时，ＤＬＬ锁定。在ＤＬＬ锁定后，只要输入时钟没有变化，两时钟就不会出现可识别偏差。因此，ＤＬＬ输出时钟就补偿了时钟分布网络带来的输入时钟延时，从而消除了源时钟和负载之间的延时。
３．２ ＤＬＬ功能的实现
ＳｐａｒｔａｎＩＩ系列芯片内含专门实现ＤＬＬ功能的宏单元模块ＢＵＦＧＤＬＬ，其结构简图如图４所示。该模块由ＩＢＵＦＧ、ＣＬＫＤＬＬ和ＢＵＦＧ三个库元件组成其原理框图如图５所示。图５中，ＣＬＫＤＬＬ库元件用于实现ＤＬＬ的主要功能包括完成时钟的零延时输出、时钟的倍频以及分频和镜像操作。而ＩＢＵＦＧ和ＢＵＦＧ则分别实现外部时钟的输入以及将输出时钟分配到芯片引脚。本设计的时钟分频就是将６２．５ＭＨｚ的时钟由ＩＢＵＦＧ输入经ＣＬＫＤＬＬ分频后再由ＣＬＫＤＶ端传给ＢＵＦＧ然后经片内ＩＯＢＵＦ分配到芯片的普通Ｉ／Ｏ输出引脚。
 ４ 软件实现
在设计的总体构思和器件选择完成后，必须进行的工作是建立设计输入文件，该文件主要用于描述所设计电路的逻辑功能。这里使用的是ＸＩＬＩＮＸ公司提供的开发工具ＦＯＵＮＤＡＴＩＯＮ ４．１。本设计采用硬件描述语言ＶＨＤＬ来设计，其部分程序如下：
ｅｎｔｉｔｙ ｌｖｄｓ ｉｓ
ｐｏｒｔ (
ｐｃｌｋ: ｉｎ ＳＴＤ ＬＯＧＩＣ;
ｐｃｌｋ_６２: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(３１ ｄｏｗｎｔｏ ０);
ｐｃｌｋ_４: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(３１ ｄｏｗｎｔｏ ０));
ｅｎｄ ｌｖｄｓ;
ａｒｃｈｉｔｅｃｔｕｒｅ ｌｖｄｓ_ａｒｃｈ ｏｆ ｌｖｄｓ ｉｓ
ｃｏｍｐｏｎｅｎｔ ｃｌｋｄｌｌ
ｐｏｒｔ( ｃｌｋｉｎ: ｉｎ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋｆｂ : ｉｎ ｓｔｄ_ｌｏｇｉｃ;
ｒｓｔ: ｉｎ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ０: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ９０ : ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ１８０: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ２７０: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ２ｘ : ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋｄｖ: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｌｏｃｋｅｄ: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);
ｅｎｄ ｃｏｍｐｏｎｅｎｔ;
ｂｅｇｉｎ
ｒｅｓｅｔ ｎ＜＝‘０＇ ；
ｕｉｂｕｆ : ｉｂｕｆｇ ｐｏｒｔ ｍａｐ (
ｉ ＝＞ ｐｃｌｋ,
ｏ ＝＞ ｃｌｋ);
ｕｄｌｌ: ｃｌｋｄｌｌ ｐｏｒｔ ｍａｐ( ｃｌｋｉｎ ＝＞ ｃｌｋ,
ｒｓｔ ＝＞ ｒｅｓｅｔ_ｎ,
ｃｌｋｆｂ ＝＞ ｃｌｋｆｂ,
ｃｌｋ０ ＝＞ ｃｌｋ０,
ｃｌｋ９０ ＝＞ ｏｐｅｎ,
ｃｌｋ１８０ ＝＞ ｏｐｅｎ,
ｃｌｋ２７０ ＝＞ ｏｐｅｎ,
ｃｌｋ２ｘ ＝＞ ｃｌｋ２ｘ,
ｃｌｋｄｖ ＝＞ ｃｌｋｄｖ,
ｌｏｃｋｅｄ ＝＞ ｌｏｃｋｅｄ
);
ｂｕｆｇ_ｃｌｋ０: ｂｕｆｇ ｐｏｒｔ ｍａｐ ( ｉ ＝＞ ｃｌｋ０,
ｏ＝＞ｃｌｋ_ｉｎｔ２;
);
ｃｌｋｆｂ＜＝ｃｌｋ_ｉｎｔ２;
ｐｒｏｃｅｓｓ(ｃｌｋ２ｘ);
ｂｅｇｉｎ
ｉｆ ｃｌｋ２ｘ′ｅｖｅｎｔ ａｎｄ ｃｌｋ２ｘ＝′１′ ｔｈｅｎ
ｃｌｋ_ｉｎｔ ＜＝ｃｌｋ ｉｎｔ２；
ｃｌｋ_ｉｎｔ３＜＝ ｃｌｋｄｖ；
ｐｃｌｋ_６２（０）＜＝ｃｌｋ_ｉｎｔ；
ｐｃｌｋ_６２（１）＜＝ｃｌｋ_ｉｎｔ；
…
…
ｐｃｌｋ_６２（３１）＜＝ｃｌｋ_ｉｎｔ；
ｐｃｌｋ_４（０）＜＝ｃｌｋ_ｉｎｔ３；
ｐｃｌｋ_４（１）＜＝ｃｌｋ_ｉｎｔ３；
…
…
ｐｃｌｋ_４（３１）＜＝ｃｌｋ_ｉｎｔ３；
ｅｎｄ ｉｆ；
ｅｎｄ ｐｒｏｃｅｓｓ；
ｅｎｄ ｌｖｄｓ_ａｒｃｈ； 基于FPGA的高频时钟的分频和分配设计-技术文章基于FPGA的高频时钟的分频和分配设计
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