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要减少触发器的使用,能不用if clk'event and ............那句的就不要用.
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cpld的结构决定了他不是用来做大规模时序电路的,他主要做一些组合逻辑电路,如果哪来做时序电路,资源消耗的是很厉害。如果你的设计以时序电路为主,选用fpga也不错,你会发现fpga会很合适,哪怕用小容量的。
但是一个设计要考虑的方面很多,很重要的一点就是在能完成功能的情况下,尽可能的降低成本。cpld是非易失性的,不需要另外的存储器件,就本身来讲他的价格也比较便宜,因此一些场合还是很合适的。
[此贴子已经被作者于2008-3-3 16:01:33编辑过]