FPGA设计风格建议 always, 风格, process, 命名, 信号

porereading

命名风格：
　　1不要用关键字做信号名;
　　2不要在中用VERILOG关键字做信号名;
　　3命名信号用含义;
　　4命名I/O口用尽量短的名字;
　　5不要把信号用高和低的情况混合命名;
　　6信号的第一个字母必须是A-Z是一个规则;
　　7使模块名、实例名和文件名相同;

　　编码风格：记住，一个好的代码是其他人可以很容易阅读和理解的。
　　1尽可能多的增加说明语句;
　　2在一个设计中固定编码格式和统一所有的模块，根从项目领导者定义的格式;
　　3把全部设计分成适合数量的不同的模块或实体;
　　4在一个always/process中的所有信号必须相关;
　　5不要用关键字或一些经常被用来安全综合的语法;
　　6不要用复杂逻辑;
　　7在一个if语句中的所有条件必须相关;

　　设计风格
　　1强烈建议用同步设计;
　　2在设计时总是记住时序问题;
　　3在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题，在所有模块中都要遵守它;
　　4在不同的情况下用if和case;
　　5在锁存一个信号或总线时要小心;
　　6确信所有寄存器的输出信号能够被复位/置位;
　　7永远不要再写入之前读取任何内部存储器(如SRAM)
　　8从一个时钟到另一个不同的时钟传输数据时用数据缓冲，他工作像一个双时钟FIFO;
　　9在VHDL中二维数组可以使用，它是非常有用的。在VERILOG中他仅仅可以使用在测试模块中，不能被综合;
　　10遵守register-in register-out规则;
　　11像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从综合工具中产生;
　　12确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型，若版本一致是最理想的;
　　13在嵌入式存储器中使用BIST;
　　14虚单元和一些修正电路是必需的;
　　15一些简单的测试电路也是需要的，经常在一个芯片中有许多测试模块;
　　16除非低功耗不要用门控时钟;
　　17不要依靠脚本来保证设计。但是在脚本中的一些好的约束能够起到更好的性能(例如前向加法器);
　　18如果时间充裕，通过时钟做一个多锁存器来取代用MUX;
　　19不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state;
　　20在top level中作pad insertion;
　　21选择pad时要小心(如上拉能力，施密特触发器，5伏耐压等);
　　22小心由时钟偏差引起的问题;
　　23不要试着产生半周期信号;
　　24如果有很多函数要修正，请一个一个地作，修正一个函数检查一个函数;
　　25在一个计算等式中排列每个信号的位数是一个好习惯，即使综合工具能做;
　　26不要使用HDL提供的除法器;
　　27削减不必要的时钟。它会在设计和布局中引起很多麻烦，大多数FPGA有1-4个专门的时钟通道;