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» FPGA/CPLD可编程逻辑 » 菜鸟问问题:如何在一个时钟周期内再对一个信号进行延时操作?

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菜鸟问问题:如何在一个时钟周期内再对一个信号进行延时操作?

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my_zjf_发表于 2006-4-27 11:57 | 只看该作者

菜鸟问问题:如何在一个时钟周期内再对一个信号进行延时操作?

时钟, 菜鸟, 周期, 信号, 延时

菜鸟问问题:如何在一个时钟周期内再对一个信号进行延时操作?难道要在定义个更快频率的时钟吗?该怎么操作呢?

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stone133发表于 2006-4-27 20:05 | 只看该作者

使用下降沿，这样能延时半个时钟周期；
但这样做的效果是芯片的实际工作频率相当于提高了一倍，某些场合并不适合

美梦成真-->噩梦降临！

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meling发表于 2006-4-27 21:33 | 只看该作者

再定义一个信号

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新手上路

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eve_liu发表于 2006-4-27 23:28 | 只看该作者

用PLL啊!想延时多久都行1

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legendbb发表于 2006-4-28 02:54 | 只看该作者

同一个模块Altera Design Assistant不建议用一个时钟在不同的沿驱动。PLL是最佳选择。可是精确的内部寄存器时沿，不知道怎么看。

[此贴子已经被作者于2006-4-28 2:54:10编辑过]

-= UESTC - legendbb =-

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