中级会员

Rank: 3 Rank: 3

UID: 175256
性别: 男

1^#

打印

字体大小: tT

wangdimvp发表于 2007-11-28 18:09 | 只看该作者

FPGA怎么加时序约束

时序, FPGA

FPGA怎么加时序约束

收藏分享评分

回复引用

订阅 TOP

论坛元老

Rank: 8 Rank: 8

UID: 136199
性别: 男

2^#

caopengly发表于 2007-11-29 13:17 | 只看该作者

如果你是使用的quartus的话，最简单的方法就是在assignments里面的time wizarding里面就可以设定一些tsu，th等常用的时间和fmax等，你如果需要深入了解，可以看看altera的文档。

这个版主不太冷 =========================== 我的中电网博客：http://blog.chinaecnet.com/u/20/index.htm

回复引用

TOP

中级会员

Rank: 3 Rank: 3

UID: 175256
性别: 男

3^#

wangdimvp发表于 2008-1-28 17:17 | 只看该作者

xiexie

回复引用

TOP

论坛元老

Rank: 8 Rank: 8

UID: 136199
性别: 男

4^#

caopengly发表于 2008-1-30 11:14 | 只看该作者

如果是常规的数字电路设计，我们很多时候考虑的是fmax的设置。

提升fmax的值可以通过流水线设计等。

这个版主不太冷 =========================== 我的中电网博客：http://blog.chinaecnet.com/u/20/index.htm

回复引用

TOP

中级会员

Rank: 3 Rank: 3

UID: 185897
性别: 男

5^#

osxiong发表于 2008-3-11 01:05 | 只看该作者

如果我用的是ISE呢

回复引用

TOP

禁止发言

UID: 132434
性别: 男

6^#

stone133发表于 2008-3-11 11:20 | 只看该作者

如果你对约束语法比较熟悉，可以直接在ucf文件中进行约束。另外可以使用ise自带的constraints editor进行约束设置

美梦成真-->噩梦降临！

回复引用

TOP