小弟求助verilog问题 verilog, 小弟, 求助

perryxing

程序如下：

module  ck(reset,clk,scl);
input reset;
input clk;
output scl;
reg scl;
always @(posedge clk)
   if(reset)  scl<=1;
   else      
   scl<=~scl;
  endmodule  
该程序在maxplus上运行结果正确，但在modelsim仿真时为什么输出为不定态，小弟想不明白，请高手指点！