[求助]Quartus_II_6.0中verilog hdl仿真问题求助！ hdl, Quartus, verilog, 仿真, 求助

gainward

在Quartus II 6.0 中遇到了几个问题，大家看看

1.进行verilog hdl仿真时，为什么我编译完之后，总是看不到波形？

2.使用初始化语句，仿真结果要么全是高电平，要么全是低电平。是怎么回事呢？

有知道的高手给指点一下！谢谢了！