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[求助]verilog测试仿真问题

禁止发言

UID
132434 
性别
男 
1#
stone133发表于 2006-4-19 11:21 | 显示全部帖子
能说清楚些吗?我觉得你好象把设计和测试混起来说了?
美梦成真-->噩梦降临！
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