请问xilinx的fpga的时钟pin是不是就一定连着全局时钟管脚的呢？还有。。
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1.xilinx的fpga的时钟pin一定连着全局时钟管脚;
2.如果你使用原理图，就需要手动添加，如果用语言描述就可以不加（因为扇出大的原因会被自动综合成全局时钟资源）
3.普通的IO口不能通过添加BUFGP来作为全局时钟使用，因为BUFGP=IBUFG+BUFG,而IBUFG的输入端仅于芯片的专用全局时钟输入管脚有物理连接，与普通IO和其他内部CLB等没有物理连接
[此贴子已经被stone133于2006-5-29 19:24:48编辑过] |
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1。普通io也可以使用全局时钟资源，加一个BUFG就可以了，但是要注意普通IO进入到BUFG输出有一个大约10ns的固有延时；
2。大多数综合工具会把扇出最大的信号综合为全局信号，这个可以手动调整，不过一般来说扇出最大的信号就应该是你的时钟； |
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1。加一个BUFG就可以了，IBUFG你是加不上的，他在物理连接上与普通io没有连接；
2。10ns的延时无法回避，是固有的，但是BUFG的输出到片内所有单元的延时可以忽略不计（0ns）； |
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1。10ns有没有影响具体要看你设计工作频率来判断有没有影响和采取什么样的措施；
2。IBUFG加上以后是综合阶段没有报错？还是布局布线都没有报错？
3。ibuf根据你的需要加吧，没什么特殊要求 |
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1。“PR后一直都没有报错 只是有个警告说建议我使用全局时钟的管脚”，这个问题有点搞不清楚，希望清楚的高手指点一下！
2。lz用的是原理图吧？不同的器件管脚上可能有一些不同（是不是能自动添加我也不太清楚），对于IBUF，你添加一个到你的原理图里就可以了 |
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