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各位大侠,这是怎么回事啊?

你的问题是:
1。没有声明库
2。里面的一个符号(“和"是不一样的)全角和半角弄错了;
更改后的:
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

entity box2 is
port(S:in std_logic_vector(3 downto 0);
Mut std_logic_vector(3 downto 0));
end box2;

architecture Behavioral of box2 is

begin
with S select
M<="1111" when "0001",
"1110" when "0010",
"1101" when "0011",
"1100" when "0100",
"1011" when "0101",
"1010" when "0110",
"1001" when "0111",
"1000" when "1000",
"0111" when "1001",
"0110" when "1010",
"0101" when "1011",
"0100" when "1100",
"0011" when "1101",
"0010" when "1110",
"0001" when "1111",
"0000" when others;

end Behavioral;
美梦成真-->噩梦降临!
我是用maxplus编译仿真了一下,更改后结果是对的。
lz好象用的不是这个软件,是ise吗?他的提示有点不直观
美梦成真-->噩梦降临!
我在maxplus中仿真过了,没发现问题啊;
我回去用ise给你试试看;
美梦成真-->噩梦降临!
我试过了,程序就是我发的那个,没有任何改动,仿真结果也对,我把整个工程发上来;
我用的也是ise7.1,仿真工具是modelsim5.8,因为我只会用verilog写测试文件,所以测试文件是verilog格式的,lz凑合看看吧。
http://bbs.chinaecnet.com/uploadImages/20060630.rar
美梦成真-->噩梦降临!
难道在lz那里还不行?我发的那个工程原样打开也不行?有点晕了,方便的话去其它机器上试试看
美梦成真-->噩梦降临!
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