[求助]verilog hdl代码问题 hdl, verilog, 代码, 求助

george_ljl

我写了一段代码：

    reg [3:0] mem;

    wire [3:0] data;

    always @ (posedge clock)

    begin

    mem <= data;

    end

在使用modelsim对这个模块单独仿真时，方针结果没有错误。但是在和其他模块进行仿真时mem的值和data的值完全不同，而且mem的数值和其他模块的值也没有联系。

在其他模块的always 赋值语句中也有类似情况。那位大侠能给我指点迷津？

 

george_ljl

时序电路的敏感表中只能有clock ,reset吧，其他的信号不能放在敏感表中。