请问高手？？？这样的在Verilog中是合法的标识符吗？？
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请问高手？？？这样的在Verilog中是合法的标识符吗？？
在Verilog语法中有这样一条：标志符可以是以符号“\”开头，以空白符结尾的任何字符序列，但反斜杠和结束空白符并不是标志符的一部分
那么，\7400是合法的标志符吗？？如果是显然等同于7400，而7400不是合法的标志符阿（因为标志符不允许以数字开头），但是书上给的例子说\7400是合法的标志符
另外\wait是合法的标志符吗？？
小弟是新手，谢谢各位的帮助
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| \(转义标志符)与关键词并不相同：\initial与initial不同，楼主可以用这样的眼光看待\7400和7400 |
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