关于约束设置的问题 设置

monchy

最近在看约束编辑，有两个问题不太明白

1。约束是不是应该在设计全部完成后再编辑（见笑，初学）

2。对于两个串联的跨时钟域的寄存器，第一个的时钟是clk，第二个的是clk×7，对clk×7做了周期约束，那么这两个寄存器之间的跨时钟域路径是否在这条约束下呢？

谢谢大家～～

stone133

1。尽量一开始就编写，这个是你对软件提出的一个要求，你要让知道知道你要得到什么样的结果；
2。对低速的时钟做了约束，用这个时钟得到的高速时钟也会被约束，具体可以看一下布局布线后的时序报告（你这种约束方法我不知道会怎样，希望高手解答）

monchy

谢谢stone,补充一下，clk×7是高频时钟，是clk的7倍频，由于clk的频率较低20M左右所以我没有加约束，仅仅对clk×7进行约束了