我刚开始学FPGA和verilog
从书上敲代码练手，仿真时序图我分析的不对，请大侠们帮助。
代码：
module test1(
input clk,
input [7:0] din,
output reg[7:0] dout
);
always @(posedge clk) begin
dout<=din+1;
end
endmodule
测试代码：
forever begin
#5;
clk=!clk;
if(clk==1)
din=din+1;
else
din=din;
end
仿真时序图见附件：（仿真工具是ISE的ISim）
我的理解是，上升沿触发dout<=din+1,dout不应该是上升沿到来之后高电平时的din+1. |
