首页 | 新闻 | 新品 | 文库 | 方案 | 视频 | 下载 | 商城 | 开发板 | 数据中心 | 座谈新版 | 培训 | 工具 | 博客 | 论坛 | 百科 | GEC | 活动 | 主题月 | 电子展
返回列表 回复 发帖

[求助]verilog测试仿真问题

注册会员

Rank: 2

UID
132349 
性别
男 
1#
打印
tT
wangling970发表于 2006-4-19 09:39 | 只看该作者

[求助]verilog测试仿真问题

verilog, 仿真, 求助
我初学verilog, 时序测试模块后，编译时显示无输入输出端口的错误，请问是不是所有的模块都要输入输出端口？没有的话都显示错误。另外，这个测试模块怎样得出仿真结果？谢谢！
收藏 分享 评分
回复 引用

订阅 TOP

禁止发言

UID
132434 
性别
男 
2#
stone133发表于 2006-4-19 11:21 | 只看该作者
能说清楚些吗?我觉得你好象把设计和测试混起来说了?
美梦成真-->噩梦降临！
回复 引用

TOP

返回列表