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xie1发表于 2006-9-25 13:02 | 只看该作者

[求助]verilog中，变量前面加一个&符号是什么意思

变量, verilog, 符号, 意思, 求助

verilog中，变量前面加一个&符号是什么意思？文本编缉时可以加一个page breaks，但好像加了之后，以下的内容就不被编译了，不知道是怎么回事，这个到底是干什么用的啊
谢谢各位了!!!

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anotherchen发表于 2006-9-25 16:38 | 只看该作者

能否把例子发出来看看

╔☆→────────────────←☆╗
┊寻觅在电子中, , , 寻求适合自己的一席┊┊┊┊
┊也许生活本忙碌, 想享受安逸只能是心态了吧┊
╚☆→────────────────←☆╝ &

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bemoon发表于 2006-9-25 18:53 | 只看该作者

缩减运算符？

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davidloved发表于 2006-9-26 11:37 | 只看该作者

他是一元约简运算，如C＝&B,则C＝(B[0]&B[1])&b[2]---一直到最后一位！

david

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xie1发表于 2006-9-27 13:55 | 只看该作者

哦有点明白了！◎谢谢各位了！

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xie1发表于 2006-9-27 13:57 | 只看该作者

再问个问题
我在设计中采用V2pro,其datasheet上指明共有88个硬件乘法器
CORE GEN 生成了79个乘法器,综合report报告资源占用也是79个,但在布局布线后的资源占用报告说只用了52个,这是怎么回事呢?
谢谢指教先.....

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stone133发表于 2006-9-27 19:51 | 只看该作者

你的乘法器是不是有复用的？

美梦成真-->噩梦降临！

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