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[求助]首先声明，我刚开始画ＰＣＢ，遇到了奇怪的问题，希望大家帮忙解决．

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wang816qing发表于 2005-7-15 20:20 | 只看该作者

[求助]首先声明，我刚开始画ＰＣＢ，遇到了奇怪的问题，希望大家帮忙解决．

ＰＣＢ, 声明, 求助, 帮忙, 解决
以前师兄画的ＰＣＢ有点小错误，但是现在只有ＰＣＢ图迷失从加工厂家那回来的，我先去铜了，（开始为了避免干扰，旗舰以外的地方都不满了铜）然后直接改变旱盘的网络标号，（为了改变细线的连接不知能否这样叫）再就冲连线，仅限几个元件．最后我选中全快板子铺铜了，但是再自检查，出现错误的提示很多，我都不知道如何改，现在把错误贴出来，请各位大侠帮忙解决一下：其中之一的错误是：
Processing Rule : Width Constraint (Min=31.496mil) (Max=31.496mil) (Prefered=31.496mil) (Is on net -12V )
   Violation         Track (45212.598mil,37855.118mil)(45514.173mil,37855.118mil)  TopLayer  Actual Width = 59.055mil
   Violation         Track (45514.173mil,37855.118mil)(45720.472mil,37648.819mil)  TopLayer  Actual Width = 59.055mil
   Violation         Track (45362.205mil,40078.74mil)(45449.606mil,40078.74mil)  TopLayer  Actual Width = 31.496mil
   Violation         Track (45449.606mil,40078.74mil)(45452.756mil,40075.591mil)  TopLayer  Actual Width = 31.496mil
   Violation         Track (45365.354mil,39240.945mil)(45452.756mil,39240.945mil)  TopLayer  Actual Width = 31.496mil
   Violation         Track (46039.37mil,39003.937mil)(46129.134mil,39003.937mil)  TopLayer  Actual Width = 31.496mil
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wang816qing发表于 2005-7-15 20:21 | 只看该作者

续上面的帖子：错误之二

Processing Rule : Width Constraint (Min=31.496mil) (Max=31.496mil) (Prefered=31.496mil) (Is on net +12V )
   Violation         Track (46720.472mil,38416.535mil)(46720.472mil,39314.961mil)  TopLayer  Actual Width = 31.496mil
   Violation         Track (47141.732mil,39421.26mil)(47141.732mil,39696.85mil)  TopLayer  Actual Width = 31.496mil
   Violation         Track (46614.173mil,39314.961mil)(47035.433mil,39314.961mil)  TopLayer  Actual Width = 31.496mil
   Violation         Track (46546.457mil,38590.551mil)(46922.047mil,38214.961mil)  TopLayer  Actual Width = 31.496mil
   Violation         Track (45775.59mil,38590.551mil)(46546.457mil,38590.551mil)  TopLayer  Actual Width = 31.496mil
   Violation         Track (47141.732mil,39472.441mil)(47145.669mil,39468.504mil)  TopLayer  Actual Width = 31.496mil
   Violation         Track (47295.276mil,37858.268mil)(47362.205mil,37925.197mil)  TopLayer  Actual Width = 31.496mil
   Violation         Track (47195.276mil,37758.268mil)(47295.276mil,37858.268mil)  TopLayer  Actual Width = 31.496mil
   Violation         Track (47118.11mil,38035.433mil)(47295.276mil,37858.268mil)  TopLayer  Actual Width = 31.496mil
   Violation         Track (46078.74mil,38590.551mil)(46081.102mil,38592.913mil)  TopLayer  Actual Width = 31.496mil
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wang816qing发表于 2005-7-15 20:26 | 只看该作者

续　错误之三：

Processing Rule : Short-Circuit Constraint (Allowed=Not Allowed) (On the board ),(On the board )
   Violation between Pad DC1-4(46023.622mil,37992.126mil)  MultiLayer and
                     Track (46023.622mil,37996.063mil)(46023.622mil,38000mil)  TopLayer
   Violation between Pad Q1-1(45787.402mil,38248.031mil)  MultiLayer and
                     Track (45787.402mil,38236.221mil)(45787.402mil,38248.031mil)  TopLayer
   Violation between Track (45925.197mil,37996.063mil)(45929.134mil,37996.063mil)  BottomLayer and
                     Track (45925.197mil,37996.063mil)(45925.197mil,38016.063mil)  BottomLayer
   Violation between Pad DC1-3(45925.197mil,37992.126mil)  MultiLayer and
                     Track (45925.197mil,37996.063mil)(45929.134mil,37996.063mil)  BottomLayer
   Violation between Pad DC1-4(46023.622mil,37992.126mil)  MultiLayer and
                     Track (46023.622mil,37992.126mil)(46023.622mil,37996.063mil)  BottomLayer
Rule Violations :5

错误之四：
Processing Rule : Broken-Net Constraint ( (On the board ) )
   Violation         Net 24VG   is broken into 2 sub-nets. Routed To 75.00%
     Subnet : Q2-2     DC1-3    W3-2     W3-3
     Subnet : C104-1
   Violation         Net AGND   is broken into 15 sub-nets. Routed To 77.05%
     Subnet : C108-1   C101-2   C107-2   DC1-2    JPP-1    C214-2   C206-2   R39-1    R40-2    R38-1
              U11-14   R34-2    U10-14   R32-1    U12-14   R18-1    C105-2   R19-2    J9-10    C102-2   UP1-2
              C209-2   U8-11    C202-2   R17-1    U15-15   C211-2   C18-2    C13-2    C17-2    R51-1    C14-2
              C21-2    C22-2    R45-1    J10-3    R16-1    R14-1    R13-1    UP2-1    U3-17    R12-1    C204-2
              U5-11    C212-2   C3-1     C4-1     U14-11
     Subnet : C213-2
     Subnet : C201-2
     Subnet : R25-1
     Subnet : C208-2
     Subnet : C207-2
     Subnet : C205-2
     Subnet : R2-2
     Subnet : C210-2
     Subnet : C203-2
     Subnet : R29-2
     Subnet : C106-1
     Subnet : R7-2
     Subnet : R6-1
     Subnet : C103-1
   Violation         Net NetQ2_1   is broken into 2 sub-nets. Routed To 75.00%
     Subnet : Q2-1     W3-1     U11-8    R37-2
     Subnet : C2-1
Rule Violations :3
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wang816qing发表于 2005-7-15 20:27 | 只看该作者

错误之五：

Processing Rule : Clearance Constraint (Gap=10mil) (On the board ),(On the board )
   Violation between Pad DC1-4(46023.622mil,37992.126mil)  MultiLayer and
                     Track (46023.622mil,37996.063mil)(46023.622mil,38000mil)  TopLayer
   Violation between Pad Q1-1(45787.402mil,38248.031mil)  MultiLayer and
                     Track (45787.402mil,38236.221mil)(45787.402mil,38248.031mil)  TopLayer
   Violation between Track (45925.197mil,37996.063mil)(45929.134mil,37996.063mil)  BottomLayer and
                     Track (45925.197mil,37996.063mil)(45925.197mil,38016.06
3mil)  BottomLayer
   Violation between Pad DC1-3(45925.197mil,37992.126mil)  MultiLayer and
                     Track (45925.197mil,37996.063mil)(45929.134mil,37996.063mil)  BottomLayer
   Violation between Pad DC1-4(46023.622mil,37992.126mil)  MultiLayer and
                     Track (46023.622mil,37992.126mil)(46023.622mil,37996.063mil)  BottomLayer
Rule Violations :5

错误之六：Processing Rule : Width Constraint (Min=10mil) (Max=10mil) (Prefered=10mil) (On the board )
   Violation         Polygon Arc (45094.488mil,37360mil)  TopLayer  Actual Width = 20mil
   Violation         Polygon Arc (45212.598mil,37655.118mil)  TopLayer  Actual Width = 20mil
   Violation         Polygon Arc (45212.598mil,37855.118mil)  TopLayer  Actual Width = 20mil
   Violation         Polygon Arc (45374.016mil,37437.008mil)  TopLayer  Actual Width = 20mil
   Violation         Polygon Arc (45559.055mil,37555.118mil)  TopLayer  Actual Width = 20mil
   Violation         Polygon Arc (45559.055mil,37555.118mil)  TopLayer  Actual Width = 20mil
   Violation         Polygon Arc (45459.055mil,37655.118mil)  TopLayer  Actual Width = 20mil
   Violation         Polygon Arc (45459.055mil,37655.118mil)  TopLayer  Actual Width = 20mil
   Violation         Polygon Arc (45514.173mil,37855.118mil)  TopLayer  Actual Width = 20mil
   Violation         Polygon Arc (45514.173mil,37855.118mil)  TopLayer  Actual Width = 20mil
   Violation         Polygon Arc (45120mil,38340mil)  TopLayer  Actual Width = 20mil
   Violation         Polygon Arc (45120mil,38440mil)  TopLayer  Actual Width = 20mil
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wang816qing发表于 2005-7-15 20:30 | 只看该作者

好象铺铜全错了，还有错误之六：

Processing Rule : Hole Size Constraint (Min=1mil) (Max=100mil) (On the board )
   Violation         Pad Free-0(45370.079mil,40803.15mil)  MultiLayer  Actual Hole Size = 157.48mil
   Violation         Pad Free-1(49031.496mil,40803.15mil)  MultiLayer  Actual Hole Size = 157.48mil
   Violation         Pad Free-2(49023.622mil,37437.008mil)  MultiLayer  Actual Hole Size = 157.48mil
   Violation         Pad Free-3(45374.016mil,37437.008mil)  MultiLayer  Actual Hole Size = 157.48mil
Rule Violations :4

共１６０００多个错误，特别是铺铜，难道铺铜还要设置什么?麻烦告诉我一下啊，我都不知道怎么改，导师等着要加工出来．
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lijianhua000发表于 2005-7-16 00:28 | 只看该作者
不管它，清除错误标志，叫厂家照做
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wang816qing发表于 2005-7-16 09:15 | 只看该作者

那加工出来的扳子\有问题吗?

还有这个错误是什么意思应该怎么改啊?
  Violation Net NetQ2_1 is broken into 2 sub-nets. Routed To 75.00%
Subnet : Q2-1 W3-1 U11-8 R37-2
Subnet : C2-1
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wang816qing发表于 2005-7-16 09:33 | 只看该作者

再请问一下错误的标志绿颜色的线怎么清除啊?

用什么菜单下的什么命令啊?
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QYG268发表于 2005-7-16 22:58 | 只看该作者
首先建议你在设置线径宽度时最好是(MIN=A,MAX=C,PRE=B),我的意思是说不要三者同样数值,参考值在最小与最大值之间.
其次,建议你在设置敷铜线径时宽度要与所覆盖网络的线宽相协调,最好是等值.
第三,绿颜色的线在你顺利通过DRC检测时就会自动消失.
我只知道这些了,你试试吧,敷铜的问题也困扰了我一个多月,后面我自己摸索出来了.
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wang816qing发表于 2005-7-17 12:12 | 只看该作者

谢谢,如果和一般线宽一样,那铺的铜就是栅格形式啊,这样对PCB有影响吗?

那个绿颜色的线不能直接消除吗?象SCH那样啊,不行吗?
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瓷娃娃发表于 2005-7-18 10:24 | 只看该作者
我看不太懂你的错误，不过也还想说几句。
首先关于清除错误标记，在TOOLS/RESET ERROR MARKERS就是。
建议如果英文也不好可以先用中文的，熟悉了菜单再用英文的。
其次关于覆铜，请先把DESIGN/RULES打开，在ROUTING标签下的CLEARANCE CONSTRAINT项选择一下，把数值改为你现在使用间距的2倍，这样可以避免在覆铜时出现短路等情况。
还有，我觉得你的错误显示你还有没有联上的线。你应该再查看一下。
善待自己，善待别人，你会发现快乐是如此简单。
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wang816qing发表于 2005-7-18 11:41 | 只看该作者

谢谢啊,但是我现在没有中文版的啊,哪里有下载的啊?

我QQ是147929318,你的QQ是多少啊?我想和你交流一下啊?
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一通百通发表于 2005-7-19 09:55 | 只看该作者
我认为最好不做栅格，生产商会用掉很多腐蚀剂，不利于环保。
若是高频，用圆形状的。

直接消除绿颜色的线的方式关掉DRC显示。但是不治本。还是去Rules中设置。
我是主持人，煸情功夫一流。我是工程师，刻苦学习一生。我是海王星，透明蓝色一体。因为有了你，我就一通百通。
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wang816qing发表于 2005-7-19 10:36 | 只看该作者

我不是很懂

"我认为最好不做栅格，生产商会用掉很多腐蚀剂，不利于环保。"我不是很理解,删格是什么,原形又什么?我是刚学的,不好意思.但是其他的错误现在基本上都解决了.
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icebingp发表于 2005-7-20 13:27 | 只看该作者
这么多错误一下都说不清楚了
有线宽设置的问题
有些网络没有完全连接，还存在预拉线
有些是把一个网络断成了几个
敷铜是个很讲究的问题
哎。。。。。。。。。。。。。。。。。。。
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