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求救：
本人初学verilog用，modelsim6.2做时序仿真时出现了问题
本人做时序仿真的步骤如下：
1:先用quartus编译综合verilog语言，于是在工程的目录下生成一个simulation的文件夹，打开，里面有几个文件，一个是布局布线的.vo文件，一个是延时文件.sdo(我用modelsim做的仿真)。
2：打开modelsim。建立工程，work libary，然后把.vo文件导入到此工程中，编译。
3：写了一个testbech，编译。
4：然后点击 simulation》start simulation，在libary中加入cyclone libary。在sdf中添加了sdo的延时文件。并写了他的作用域，
5：查看仿真结构
结果：为什么所有的输出都是未知态x。再过一下就是o。
求解。
注：图片放在2楼 |
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